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分类于: 计算机基础

简介

零基础学FPGA: 基于Altera FPGA器件&Verilog HDL语言

零基础学FPGA: 基于Altera FPGA器件&Verilog HDL语言 0.0分

资源最后更新于 2020-03-28 17:52:15

作者:葛亚明彭永丰薛冰

出版社:出版社机械工业出版社

出版日期:2010-09

ISBN:9787111311201

文件格式: pdf

标签: 计算机 程序设计 零基础

简介· · · · · ·

《零基础学FPGA:基于Altera FPGA器件&Verilog HDL语言》以Altera公司的FPGA为样本,系统地介绍了FPGA的基本知识和相关软件的使用方法,重点讲述了VerilogHDL语言的编程特性、QuartusⅡ软件的使用技巧和Altera公司的高级软件工具,并给出了SDRAM综合设计实例。主要内容包括:FPGA的开发流程和开发工具,AlteraFPGA的硬件结构,VerilogHDL的基本知识,设计综合、优化和验证,基于AlteraFPGA的开发流程,基于QuartusII的时序约束与分析,基于ModelSim的仿真,VerilogHDL设计进阶,基于QuartusⅡ的设计优化,QuartusII的常用辅助设计工具,Altera其他高级工具和SRAM控制器设计等。全书重点突出,层次分明,注重知识的系统性、针对性和先进性;注重理论与实践联系,培养工程应用能力。另外,《零基础学FPGA:基于Altera FPGA器件&Verilog HDL语言》配套光盘给出了书中的实例文件、开发过程的操作录像文件、常用元器件及芯片等丰富的拓展资源,极大地方便了读者自学,动手实践。《零基础学FPGA:基于Altera FPGA器件&Verilog HDL语言》既可作为高等院校电子科学与技术、微电子学、集成电路设计与集成系统、电气工程及其自动化、自动化等专业的教材,也可作为相关领域工程技术人员、IC设计及嵌入式系统开发人员的参考书。葛亚明,彭永丰,薛冰 著

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目录

  1. 零基础学FPGA——基于Altera FPGA器件&Verilog HDL语言
  2. 前言
  3. 如何学习FPGA设计
  4. 本书特点
  5. 读者对象
  6. 第1章 FPGA的开发流程和开发工具
  7. 1.1 FPGA概述
  8. 1.1.1 FPGA的发展
  9. 1.1.2 FPGA的生产厂家及其产品
  10. 1.2 FPGA的开发流程
  11. 1.2.1 FPGA的设计方法
  12. 1.2.2 典型FPGA的开发流程
  13. 1.2.3 基于FPGA的SOC设计方法
  14. 1.2.4 基于IP核的设计方法
  15. 1.3 FPGA的常用开发工具
  16. 1.3.1 代码输入工具
  17. 1.3.2 综合工具
  18. 1.3.3 仿真工具
  19. 1.3.4 实现与优化工具
  20. 1.3.5 EDA工具
  21. 1.4 实践拓展
  22. 1.5 思考与练习
  23. 第2章 Altera FPGA的硬件结构
  24. 2.1 主流高端FPGA——Stratix和Stratix Ⅱ
  25. 2.1.1 Stratix器件
  26. 2.1.2 Stratix Ⅱ器件
  27. 2.2 Stratix Ⅳ FPGA器件
  28. 2.2.1 Stratix Ⅳ FPGA的核心架构
  29. 2.2.2 Stratix Ⅳ FPGA TriMatrix存储器
  30. 2.3 主流低端FPGA——Cyclone和Cyclone Ⅱ
  31. 2.3.1 Cyclone器件
  32. 2.3.2 Cyclone Ⅱ器件
  33. 2.4 Cyclone Ⅳ器件
  34. 2.5 实例:FPGA最小系统设计
  35. 2.6 实践拓展
  36. 2.7 思考与练习
  37. 第3章 Verilog HDL的基本知识
  38. 3.1 Verilog HDL简介
  39. 3.2 Verilog HDL的开发流程
  40. 3.3 Verilog HDL的基本概念
  41. 3.3.1 程序格式
  42. 3.3.2 注释、间隔符和标识符
  43. 3.3.3 数值和字符串
  44. 3.3.4 数据类型
  45. 3.3.5 编译指令
  46. 3.3.6 系统任务和函数结构
  47. 3.3.7 运算符和表达式
  48. 3.4 行为级描述
  49. 3.4.1 过程结构
  50. 3.4.2 语句块
  51. 3.4.3 时序控制
  52. 3.4.4 赋值语句
  53. 3.4.5 分支语句
  54. 3.4.6 循环控制语句
  55. 3.4.7 任务与函数
  56. 3.5 结构级描述
  57. 3.5.1 模块级建模
  58. 3.5.2 门级建模
  59. 3.6 实例:交通灯控制器设计
  60. 3.7 实践拓展
  61. 3.8 思考与练习
  62. 第4章 设计综合、优化和验证
  63. 4.1 Verilog HDL语言综合
  64. 4.1.1 综合的基本概念
  65. 4.1.2 可综合的Verilog HDL结构
  66. 4.1.3 可综合的Verilog HDL操作符
  67. 4.1.4 通常忽略的Verilog HDL结构
  68. 4.1.5 不可综合的Verilog HDL结构
  69. 4.2 Verilog HDL语言设计优化
  70. 4.2.1 公因子和公共子表达式
  71. 4.2.2 循环语句优化
  72. 4.2.3 触发器和锁存器的优化
  73. 4.2.4 算术表达式优化
  74. 4.2.5 运算符优化
  75. 4.2.6 其他优化方式
  76. 4.3 实例:阶乘模型
  77. 4.4 功能验证
  78. 4.4.1 验证方法学
  79. 4.4.2 搭建一个简单TestBench
  80. 4.5 实例:移位寄存器的测试程序
  81. 4.6 实践拓展
  82. 4.7 思考与练习
  83. 第5章 基于Altera FPGA的开发流程
  84. 5.1 Quartus Ⅱ软件功能与特点
  85. 5.2 Quartus Ⅱ软件安装与授权
  86. 5.2.1 Quartus Ⅱ软件的安装过程
  87. 5.2.2 Quartus Ⅱ软件的授权文件
  88. 5.2.3 在Quartus Ⅱ软件中指定授权文件
  89. 5.3 Quartus Ⅱ软件的用户界面
  90. 5.4 Quartus Ⅱ软件开发流程
  91. 5.4.1 图形用户界面设计流程
  92. 5.4.2 EDA工具设计流程
  93. 5.4.3 命令行设计流程
  94. 5.5 设计输入
  95. 5.5.1 建立工程
  96. 5.5.2 建立设计文件
  97. 5.5.3 指定初始设计的约束条件
  98. 5.6 设计综合
  99. 5.6.1 使用Quartus Ⅱ的集成综合
  100. 5.6.2 使用其他EDA综合工具
  101. 5.7 布局布线
  102. 5.7.1 设置布局布线参数
  103. 5.7.2 物理综合优化参数设置
  104. 5.7.3 分析适配结果
  105. 5.7.4 优化适配
  106. 5.8 仿真验证
  107. 5.8.1 使用EDA工具进行仿真设计
  108. 5.8.2 使用Quartus Ⅱ仿真器进行仿真设计
  109. 5.9 编程与配置
  110. 5.10 实例:3线-8线译码器电路设计
  111. 5.11 IP核
  112. 5.11.1 IP核的基本概念与分类
  113. 5.11.2 Altera公司的IP核及其使用流程
  114. 5.11.3 OpenCore的安装
  115. 5.12 实践拓展
  116. 5.13 思考与练习
  117. 第6章 基于Quartus Ⅱ的时序约束与分析
  118. 6.1 时序约束与时序分析的基本概念
  119. 6.1.1 周期和最高频率
  120. 6.1.2 时钟建立时间和保持时间
  121. 6.1.3 时钟到输出延时和引脚到引脚延时
  122. 6.1.4 时钟偏斜
  123. 6.2 时序约束的设置
  124. 6.2.1 设置全局时序约束
  125. 6.2.2 设置个别时序约束
  126. 6.3 静态时序分析报告
  127. 6.4 实例:定位到Floorplan
  128. 6.5 实例:定位到工艺映射查看器
  129. 6.6 其他场景时序分析方法
  130. 6.6.1 多时钟域场景时序分析
  131. 6.6.2 多周期约束
  132. 6.6.3 异步时钟域时序分析
  133. 6.7 最小化时序分析
  134. 6.8 实践拓展
  135. 6.9 思考与练习
  136. 第7章 基于ModelSim的仿真
  137. 7.1 ModelSim简介
  138. 7.2 ModelSim仿真软件的安装
  139. 7.3 ModelSim图形用户界面
  140. 7.4 ModelSim的基本仿真方法
  141. 7.5 实例:分频电路的图形界面仿真
  142. 7.6 实例:分频电路的命令行方式仿真
  143. 7.7 实例:分频电路的TestBench仿真
  144. 7.8 ModelSim仿真工具高级操作
  145. 7.8.1 force命令
  146. 7.8.2 DO文件
  147. 7.8.3 modelsim.ini文件
  148. 7.8.4 SDF文件
  149. 7.9 在ModelSim SE中创建Altera的仿真库
  150. 7.10 实践拓展
  151. 7.11 思考与练习
  152. 第8章 设计技巧及风格
  153. 8.1 Verilog HDL设计进阶
  154. 8.1.1 状态机设计
  155. 8.1.2 速度与面积原则
  156. 8.1.3 流水线设计
  157. 8.1.4 异步时钟域设计
  158. 8.1.5 乒乓操作
  159. 8.2 实例:串并转换
  160. 8.3 层次化的设计
  161. 8.4 FIFO设计
  162. 8.5 实例:同步FIFO设计
  163. 8.6 实例:异步FIFO设计
  164. 8.7 时钟设计
  165. 8.7.1 数字锁相环介绍
  166. 8.7.2 全局时钟网络应用设计
  167. 8.8 复位设计
  168. 8.8.1 同步复位
  169. 8.8.2 异步复位
  170. 8.9 编码风格
  171. 8.9.1 coding style的意义
  172. 8.9.2 可重用设计
  173. 8.9.3 组合逻辑设计
  174. 8.9.4 同步逻辑设计
  175. 8.9.5 信号敏感列表
  176. 8.9.6 状态机设计的一般原则
  177. 8.9.7 三态信号的设计
  178. 8.10 实践拓展
  179. 8.11 思考与练习
  180. 第9章 基于Quartus Ⅱ的设计优化
  181. 9.1 设计分析
  182. 9.1.1 时钟资源分析
  183. 9.1.2 I/O接口分析
  184. 9.1.3 最差路径分析
  185. 9.2 设计优化基础
  186. 9.2.1 设计优化基本流程
  187. 9.2.2 首次编译的约束设置
  188. 9.2.3 查看编译报告
  189. 9.3 资源优化
  190. 9.4 时钟频率优化
  191. 9.4.1 设计优化
  192. 9.4.2 布局布线工具设置
  193. 9.4.3 网表优化和物理综合
  194. 9.4.4 使用LogicLock优化
  195. 9.5 增量编译
  196. 9.6 实例计数器设计
  197. 9.7 实践拓展
  198. 9.8 思考与练习
  199. 第10章 Quartus Ⅱ的常用辅助设计工具
  200. 10.1 引脚验证
  201. 10.1.1 验证流程
  202. 10.1.2 验证结果分析
  203. 10.2 代码辅助工具
  204. 10.2.1 RTL用户界面
  205. 10.2.2 原理图选择
  206. 10.2.3 原理图关联
  207. 10.2.4 使用RTL Viewer辅助定位问题
  208. 10.3 SignalProbe及SignalTap Ⅱ逻辑分析器
  209. 10.3.1 SignalProbe
  210. 10.3.2 SignalTap Ⅱ逻辑分析器
  211. 10.4 Chip Editor底层编辑器
  212. 10.4.1 Chip Editor功能
  213. 10.4.2 Chip Editor视图
  214. 10.4.3 Chip Editor编辑使用方法
  215. 10.4.4 Chip Editor应用
  216. 10.5 实例:状态机设计
  217. 10.6 实践拓展
  218. 10.7 思考与练习
  219. 第11章 Altera器件的其他特性
  220. 11.1 时钟管理
  221. 11.1.1 Altera器件的时钟资源
  222. 11.1.2 基于Altera器件的时钟分配及管理
  223. 11.2 片内存储资源
  224. 11.2.1 Altera器件的主要存储资源
  225. 11.2.2 Altera主要存储资源的使用
  226. 11.2.3 Altera器件存储资源的优化
  227. 11.3 常用通信IP CORE
  228. 11.3.1 主要通信用IP CORE
  229. 11.3.2 FFT IP CORE
  230. 11.3.3 内部DSP使用
  231. 11.4 常用存储控制器
  232. 11.4.1 QDR SRAM控制器
  233. 11.4.2 DDR控制器
  234. 11.5 高速接口
  235. 11.5.1 SPI-4接口
  236. 11.5.2 Serdes接口
  237. 11.6 实例:异步接口转换设计
  238. 11.7 实践拓展
  239. 11.8 思考与练习
  240. 第12章 Altera其他高级工具
  241. 12.1 HardCopy流程
  242. 12.2 基于Nios Ⅱ处理器的嵌入式系统设计
  243. 12.2.1 Nios CPU
  244. 12.2.2 Avalon总线
  245. 12.2.3 软件开发流程与方法
  246. 12.2.4 外设及中断
  247. 12.3 DSP Builder工具
  248. 12.3.1 DSP Builder软件安装与设置
  249. 12.3.2 DSP Builder设计流程
  250. 12.4 SOPC Builder
  251. 12.4.1 SOPC技术
  252. 12.4.2 SOPC Builder使用
  253. 12.4.3 SOPC设计流程
  254. 12.5 实例:基于Nios系统开发
  255. 12.6 实践拓展
  256. 12.7 思考与练习
  257. 第13章 SDRAM控制器设计
  258. 13.1 规格说明
  259. 13.1.1 SDRAM芯片特性
  260. 13.1.2 设计要求
  261. 13.2 控制器分析及系统架构
  262. 13.2.1 控制器分析
  263. 13.2.2 控制器实现架构设计
  264. 13.3 程序设计
  265. 13.4 验证环境搭建
  266. 13.5 系统验证
  267. 13.6 综合布线
  268. 13.7 实践拓展
  269. 13.8 思考与练习
  270. 参考文献